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领先同行瑞萨低相噪时钟振荡器应用，瑞萨提供业内最广泛和最深入的硅时序产品组合。除了种类繁多的缓冲器和时钟频率合成器产品，我们还提供领先的时钟振荡器解决方案，以解决几乎任何应用中的时序挑战。我们的产品组合在模拟和数字时序领域拥有超过20年的成熟专业知识，在先进的时序技术中具有最低的相位噪声和最高的性能。

时序和时钟IC广泛应用于网络、射频、物联网、电信、图像传感器、医疗甚至音频应用。设计时序IC的外部电路时，我们必须注意电源设计。就像我们不应该给兰博基尼加满廉价的汽油一样，我们也不应该用高噪声电源给低噪声时序IC供电。

对于上述所有应用中使用的定时和时钟IC，电源通常是电池或5V至AC之间的任何电压总线。电源电压通常通过开关模式电源被逐步降低到适当的水平。这里，一些外部辐射或传导噪声可能会耦合到系统中，电源可能会产生自己的内部噪声，导致其输出电压携带较宽的频谱，并产生不准确的时序/时钟信号。如果不添加强滤波器或低噪声LDO，我们就不能直接从这种高噪声电源为任何噪声敏感的时序或时钟IC供电，如图1所示。由于SMD振荡器尺寸优势、精确的输出电压和更好的动态负载响应，低噪声LDO始终优于大型滤波器.

这种低噪声LDO通常具有非常高的电源抑制比(PSRR)来阻挡输入噪声，并且其自生噪声也非常低。PSRR是特定频率下LDO输入电压纹波与输出电压纹波的比值，通常以对数形式表示:

PSRR通常随负载电流、裕量电压、输出电容以及外部噪声滤波器电容和输出电压而变化，具体取决于有源晶振器件。外部电容可以轻松改善高频PSRR。然而，对于低频滤波，电容可能变得相当大且昂贵，因此选择在低频具有非常高PSRR的LDO可能有助于减小电容尺寸。

图2显示了不同系统设置下的PSRR方差。根据图2B，PSRR较高，高频时输出电容较大，而LDO在低频时已经有很高的PSRR。根据图2D，如果在轻负载下需要更高的PSRR，设计人员可以在带隙引脚上增加一个小的低成本电容，不仅可以改善PSRR，还可以改善内部噪声。领先同行瑞萨低相噪时钟振荡器应用.