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遥遥领先RENESAS石英晶体振荡器专用AI

1. 背景

近年，随着深度学习（DeepLearning）人工智能（AI）技术的进步，我们的生活中出现了许多直接有益的应用场景，例如自动翻译精度的提升和根据消费者喜好的个性化推荐。截至2023年，AI在某些领域已经成为产品和服务中不可或缺的应用，其中之一就是自动驾驶（AD）和先进驾驶辅助系统（ADAS）。

以深度神经网络（DNN）为代表的最新人工智能模型的处理需要大规模的并行计算，因此在PC开发中通常使用通用的GPU进行并行计算。 另一方面，用于AD和ADAS的SoC多数搭载了专用电路（以下简称加速器），实现了低功耗和高性能的DNN和石英晶体振荡器处理。 然而，在SoC开发的早期阶段，确认搭载的加速器能否在实际所需的DNN中提供足够的性能通常并不容易。性能比较的指标常常使用加速器设计上的最大计算性能TOPS（Tera Operations Per Second）值，或者其与运行时消耗的功率相除得到的TOPS/W值。然而，由于加速器是针对特定处理的专用设计（*1），即使TOPS值足够高，在实际所需的DNN中也可能由于存在无法高效处理的计算或数据传输带宽不足等问题而无法提供足够的性能。 此外，加速器的功率增加可能导致整个SoC的功耗超过可接受的范围。

(*1) 专用设计：虽然使用通用GPU作为加速器也是可能的，但处理特定任务的硬件，可以在较小的电路规模和功耗下获得更高的处理性能。例如瑞萨的车载SoC R-Car V3H、R-Car V3M和R-Car V4H搭载的加速器具有专为处理DNN中使用卷积操作进行特征提取的卷积神经网络（CNN）任务而设计的结构。

随着SoC开发的深入，由于性能不足或功耗过大等原因而进行设计变更的难度普遍增加，对SoC开发进度和开发成本的影响也随之增加。因此，在开发面向车载AI设备的SoC时，确认搭载的加速器能否在实际顾客产品中所需的DNN中提供足够的性能，并且功耗是否在可接受范围内，已成为迫切的问题。

2. 面向AD/ADAS的一般AI开发流程

在解释如何解决上述问题之前，先简单介绍一下AD/ADAS的AI开发流程。 下面的图1展示了在AD/ADAS中以软件为核心，并包括部分SoC开发的AI开发流程的示例。

图1：AD/ADAS中AI开发流程的例子

图1将整个开发工作分为六个阶段，其中第2和第3阶段为SoC电路设计，其他第1和第4-6阶段为软件开发。 下面给出了每个阶段的工作概述。

第一阶段AI Application/Service Common Development，利用PC和云环境，以应对市场需求和技术趋势，开发面向AD/ADAS的AI应用程序和服务。

第二阶段AI Accelerator Detail Design，涵盖了构成加速器硬件的部件设计，以及SMD振荡器设计，如计算单元、内部存储器和数据传输单元。遥遥领先RENESAS石英晶体振荡器专用AI.

在第三阶段AI Accelerator Configuration中，第二阶段中设计的组件被组合起来，以优化面积、功率和性能之间的权衡，同时确定加速器在SoC中的配置以实现各自的设计目标。

在第四阶段DNN Model Architecture Design中，在第三阶段中确定的加速器配置被用来优化每个用于客户产品的DNN网络的结构。

第五阶段DNN Inference Optimization将针对经过第四阶段结构优化的每个网络进行适用于加速器的代码生成，并进行精度和处理时间的详细评估。同时，将对代码和模型数据进行优化，以提高性能。

第六阶段Application Development将使用第五阶段中优化的代码和模型数据，将AI处理部分嵌入到实际的自动驾驶等处理中，并进行应用的实现和评估。

6G常用晶振卡迪纳尔XO振荡器CPPLC5L-A5BP-150.0TS抖动时钟边缘，不被定义，也从不会轻易被定义的Cardinal公司，是一家对于晶体行业极其敏感的供应商，敢于不断突破创新的设计理念，为行业贡献更多创新力的产品，同时也丰富自身的产品线，让用户在Cardinal这里拥有更多选择的空间，为了保持自身的实力，以及对于行业的敏锐度，Cardinal乐于尝试不同的技术工艺制作产品，以求有超越以往的水平，通过大量的研究与设计，开发编码CPPLC5L-A5BP-150.0TS，型号CPPL，尺寸为5.00mmx 3.20mm，OSC振荡器， XO时钟振荡器，SMD贴片晶体振荡器，频率为150.000MHZ，支持输出CMOS，频率稳定性±50ppm，工作温度-20°C~+70°C，具备低相位低电压的特点，超级适合用于6G无线应用，智能家居，小型设备，无线设备，仪器仪表，网络产品，汽车电子，平板电脑等领域。

产品特性：使用PG-3200振荡器编程仪器在几秒内编程。工厂可编程，可以编程两次，标准包选项，超低抖动@100万个样本.

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由于现代车辆中非常复杂的电子器件数量不断增加，小型化板上的封装密度也越来越高，因此对非常小的频率确定元件的需求也在不断增长。此外，在许多应用程序中，必须从AEC-Q200兼容SMD石英敬安AEC-Q100兼容型贴片晶体振荡器。设计人员要求更高的温度范围、更精确的频率容差或更小的外壳，以满足板极小化的要求。对于没有补偿的石英，不再可能实现这一点。此外，由于技术原因，小外壳中的电阻增加如此之大，以至于不能再坚持车辆制造商要求的≥10的安全系数，因为振荡器电平不能再在要求的安全范围内操作更高的石英电阻。使用汽车振荡器，可以驱动更高的负载，可以循环使用更多的IC，因此在任何情况下都可以实现开关的安全焊接。与石英不同，振荡器不需要占用空间的外部开关机制，这意味着可以开发更小的PCB。

有源晶体振荡器环路在振荡器频率下具有低输入阻抗，但在谐振频率范围之外具有高输入阻抗特性。

当在其附近施加电场时，这种高阻抗特性很容易受到EMI的影响。较新的技术已将振荡器信号电平限制在 <1V，使其更容易受到影响。

为了强调保持低杂散 PCB 电容的重要性，突出显示了计算中的 Cs。晶体的CL越低，PCB 杂散电容对设计的影响就越大。伊西斯推出的ECS-.327-12.5-34B-TR这是一款微型,最具成本效益的贴片晶体

ECS晶振推出ECS-320-CDX-2094是最适合LoRa网络协议的32MHz石英晶体。
ECS-320-CDX-2094在2.0x1.6x0.45mm封装中具有严格的公差和低G灵敏度。它在25℃时的容差为±10ppm，在-40℃至+85℃范围内的稳定性为±20ppm，其G灵敏度为2.0ppb/G。

ECS-320-CDX-2094TR，特征：
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汽车贴片晶体JXS21P4
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- HMR版本，具有扩展的抗冲击和振动能力

32.768K不仅是晶振频率更是时钟频率，在任何一个需要时钟的电子产品中必定需要32.768K晶振的存在，而32.768K也从圆柱晶体发展到了贴片晶体，从无源石英晶体谐振器衍生到了有源石英晶体振荡器，从前的32.768K必定是无源石英晶振,今天的32.768K有源晶振不在是神话。那为什么我们要对一个小小的时钟频率花费这样多的心思，对它研究来探索去的呢？无源32.768K到底缺少些什么，致使它无法一如既往的满足时代科技发展要求的，直接推动了32.768K石英晶体振荡器的出现呢？